[Warm-up] LAB 1

Warm Up LAB

1) จงออกแบบวงจรดิจิทัลโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยใช้บอร์ดที่มีอยู่ในห้องแล็ป

1.1) วงจรดิจิทัลมี I/O ดังนี้
- CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด (เป็นการออกแบบวงจรดิจิทัลแบบ Synchronous Design)
- RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจรโดยรวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)
- PB[2:0] (input) เป็นอินพุตจากปุ่มกด 3 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยนค่า Duty Cycle โดยเพิ่มทีละ 10 ในช่วง 0 ถึง 100 สำหรับสัญญาณ PWM(2:0) ที่มี 3 ช่องสัญญาณ
- PWM[2:0] (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ RGB LED จำนวน 1 ดวง

1.2) พฤติกรรมการทำงานเป็นดังนี้
- เมื่อเริ่มต้นหรือกดปุ่มรีเซต RST_B ค่า PWM[2:0] จะเป็นลอจิก 0 ทั้ง 3 ช่องสัญญาณ และมีค่า Duty Cycle สำหรับสัญญาณ PWM[i], i=0,1,2 เป็น 0
- เมื่อกดปุ่มใดๆ PB[i], i=0,1,2, แล้วปล่อยในแต่ละครั้ง จะเพิ่มค่า Duty Cycle ของสัญญาณ PWM สำหรับช่องสัญญาณ i ทีละ 10 แต่ถ้าถึง 100 จะกลับไปเริ่มต้นที 0 ใหม่
- สัญญาณ PWM แต่ละช่อง ต้องมีความถี่เท่ากันและคงที่ และสามารถเลือกใช้ความถี่ได้ในช่วง 500Hz ถึง 1kHz

1.3) แนวทางการออกแบบและทดสอบ
- ออกแบบวงจรโดยใช้ภาษา VHDL
- เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน
- ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป
(ไม่ต้องต่อวงจร RGB LED จริง)
- บันทึกผลและเขียนรายงานการทดลอง

อุปกรณ์

1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิป EP3C10E144C8   1 บอร์ด

2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cable  1 ชุด

3. เครื่องคอมพิวเตอร์(Quatus II web edition) 1 ชุด

4. ออสซิลโลสโคป   1 เครื่อง 

5. อุปกรณ์วัดสัญญาณแบบหลายช่อง Logic Analyzer  1 ตัว

โค๊ด VHDL สำหรับ 1 ช่องสัญญาณ

library ieee; library work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; -- กำหนด CLK,PB และ RST_B เป็นอินพุต -- กำหนด PWM_out เป็นเอาต์พุต entity PWM is port( RST_B, CLK, PB : in std_logic; PWM_out : out std_logic ); end PWM; architecture Behavior of PWM is signal debounce, delay, display, duty : integer:=0; signal pressed: std_logic; begin process (RST_B, CLK, PB) begin -- เมื่อกดปุ่ม R,T_B จะทำการเคลียค่าของตัวแปร duty, delay และ display -- ที่ใช้เป็นตัวแปรนับเพื่ออ้างอิงการแสดงผลเอาต์พุต โดยเป็นการทำงานแบบ Asynchronous if(RST_B = '0')then duty <= 0; delay <= 0; display<= 0; -- เริ่มทำงานเมื่อมีสัญญาณ CLK ขอบขาขึ้น โดยเป็นการทำงานแบบ Synchronous elsif (rising_edge(CLK)) then -- เมื่อกดปุ่ม PB จะทำการนับค่าตัวแปร debounce หลังจากนับเกิน 20000 (0.4ms) -- แล้วปล่อยปุ่ม PB จึงจะนับว่าเป็นการกดปุ่ม 1 ครั้ง if(PB = '1')then debounce <= 0; else debounce <= debounce + 1; end if; if(debounce > 20000)then pressed <= '1'; end if; -- หลังนับว่ากดปุ่มแล้วทำการปล่อยปุ่ม จะเพิ่มค่า duty ขึ้น 1 ค่าโดยจะนับจนครบ 10 แล้วนับใหม่ if(pressed = '1')and(PB = '1')then pressed <= '0'; if (duty < 11) then -- counting duty 0 to 10 duty <= duty + 1; else duty <= 0; end if; end if; -- โดยตัวแปร display จะเพิ่มหนึ่งค่าขึ้นเมื่อ delay นับครบ 10000 (0.2 ms) -- เมื่อนับครบ 10 ครั้งจึงนับใหม่ โดยจะได้คาบของ display ที่ 2ms (500 Hz) if (delay > 10000) then delay <= 0; if(display < 10)then display <= display + 1; else display <= 0; end if; else delay <= delay + 1; end if; end if; end process; -- เปรียบเทียบตัวแปร display กับ duty ถ้า display มากกว่าหรือเท่ากับ duty ให้ เอาต์พุตออกเป็น 0 ถ้าน้อยกว่าให้ออกเป็น 1 PWM_out <= '0' when (display >= duty) else '1'; end Behavior;

โค๊ด VHDL สำหรับ 3 ช่องสัญญาณ(เพิ่มเป็นไฟล์ใหม่เป็นส่วนขยาย)

library ieee; library work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity PWM3chan_week1 is port( CLK,RST_B : in std_logic; PB : in std_logic_vector (2 downto 0); PWM_out : out std_logic_vector (2 downto 0) ); end PWM3chan_week1; architecture structural of PWM3chan_week1 is component PWM port( CLK, PB, RST_B : in std_logic; PWM_out : out std_logic); end component; begin --ทำการเชื่อมสัญญาณ input/output ของวงจร PWM3chan เข้ำกับ input/output ของวงจร PWM PWM1_inst: PWM port map(CLK => CLK, RST_B => RST_B, PB => PB(0),PWM_out => PWM_out(0)); PWM2_inst: PWM port map(CLK => CLK, RST_B => RST_B, PB => PB(1),PWM_out => PWM_out(1)); PWM3_inst: PWM port map(CLK => CLK, RST_B => RST_B, PB => PB(2),PWM_out => PWM_out(2)); end structural;

โค๊ด VHDL Testbench

 library ieee; library work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity TB_PWM3chan_week1 is end TB_PWM3chan_week1; architecture testbench of TB_PWM3chan_week1 is component PWM3chan_week1 is port( CLK,RST_B : in std_logic :='1'; PB : in std_logic_vector (2 downto 0); PWM_out : out std_logic_vector (2 downto 0) ); end component; signal t_CLK,t_RST_B : std_logic; signal t_PWM_out,t_PB : std_logic_vector ( 2 downto 0); begin inst:PWM3chan_week1 port map (CLK => t_CLK, RST_B => t_RST_B, PWM_out => t_PWM_out ,PB => t_PB ); -- จำลองสัญญาณ CLK (50MHz) process begin t_CLK <= '1'; wait for 10 ns; t_CLK <= '0'; wait for 10 ns; end process; -- จำลองสัญญาณปุ่มกด PB process begin t_PB <= "111";wait for 1 ms; t_PB <= "000";wait for 1 ms; t_PB <= "111";wait for 1 ms; t_PB <= "000";wait for 1 ms; end process; -- จำลองสัญญาณปุ่มกด RESET process begin t_RST_B <= '1'; wait for 30 ms;t_RST_B <= '0'; wait for 10 ms;t_RST_B <= '1'; wait; end process; end testbench;

ผลการสังเคราะห์วงจรและทรัพยากรณ์ที่ใช้บนบอร์ด FPGA

ผลการจำลองการทำงานของวงจรด้วยโปรแกรม Modelsim

ผลการทดลอง